1)简介

    ADSP—BF561是作为实现数字摄像机方案的双核DSP芯片，双内核主频为750 MHz，于2004年1月推出。

    ADSP—BF561具有对称多处理(Symmetric Multiple Process，SMP)系统结构。SMP结构在信号处理和控制功能的集成和分割方面，能够提供最高的性能和最大的设计灵活性。可以采取核A运行OS、网络和相应的控制任务，核B运行信号处理的RISC／DSP模式，如图9．15所示。

    2)组成及结构特点

    (1)MSA DSP内核

    ①双Blackfin内核，每个内核可达到750 MHz。

    ②328 KB片内存储器，每个内核支持32 KB L1指令存储器(16KB Cache／SRAM)，64 KB L1数据存储器(32 KB Cache／SRAM)，4 KB高速暂存寄存器；共享128 KB L2存储器。

    ③每个Blackfin内核有2个16位MAC，2个40位ALU，4个8位视频ALU，以及1个40位移位器。

    ④每个MAC每周期可完成、1．个16位×16位的乘法运算，并把结果累加到40位的累加器中；支持符号型和无符号型数据格式、舍人与饱和等操作。

    ⑤ALU除执行一套传统的16位或32位数据的算术和逻辑运算外，还包括许多特殊指令用于加速不同的信号处理任务。这些指令包括位操作；专用的一套视频指令包括字节对准和压缩操作，16位和8位截断加，8位平均操作，8位减法／绝对值／累加操作等；还提供kk,较／选择和矢量搜索指令。

    (2)存储器结构

    ADSP—BF561把存储器视为一_个统一的4 GB的地址空间，使用32位地址。所有的资源，包括内部存储器、外部存储器和I／O控制寄存器，都占据公共地址空间的各自独立的部分。此地址空间的各部分存储器按分级结构排列，以提供高的性能价格比。一些非常快速、低延迟的存储器(如Cache或SRAM)的位置非常接近处理器，而更大的低成本、低性能的存储器远离处理器。

    L1存储器是Blackfin DSP内核中性能最高的最重要的存储器，L2存储器提供较低性能的额外容量。通过外部总线接口单元(EBIU)，片外存储器可以由SDRAM、F1ash和SRAM进行扩展，可以访问多达768 MB的物理存储器。存储器的DMA控制器提供高带宽的数据传输能力。它能够在内部L1／L2和外部存储器空lu-12：N完N代码或数据的块传输。

    (3)接  口

    ①双16位PPI或视频I／O接口

    ADSP—BF561提供可直接与并行A／D和D／A转换器、视频编码和解码器以及其他通用外设连接的并行接口(PPI)。PPI包括一个专用时钟引脚，多达3个帧同步引脚和多达16个数据引脚。在ITU—R656模式下，PPI提供8或10位视频数据的半双工、双工传输。此外，片内还支持行启动和场启动同步包的解码。

    ②2个支持12 S的串行接口(SPORTs)

    ADSP—BF561除了包含满足典型系统的外设接口外，还包含用于各种音频、视频和调制解调编码功能的高速串行和并行端口。ADSP—BF561提供的用于高端消费类音频产品的串口(SPORT)，具有两个发送和接收通道，以支持12 S数据格式；可以在1片DSP上处理8个立体声12 S通道，每个串口支持1 024个时分复用(TDM)通道组中的一个可编程的128通道窗；支持32位字宽，数据速率可达100 Mbps。系统中利用SPORT实现解码DSP与模数转换器的通信。

    ③1个SPI和1个UART接口

    ADSP—BF561有1个SPI兼容的端口，能够使控制器与多个SPI兼容的设备通信。SPI接口使用3个引脚传输数据：2个数据引脚(主输出一从输入MOSI和主输入一从输出MISO)和1个时钟引脚(串行时钟SCK)；1个SPI片选输人引脚(SPISS)  使其他SPI设备选择DSP；7个SPI片选输出引脚(SPISEL7—1)使DSP能够选择其他SPI设备。这些SPI引脚也可以被重新配置为可编程标心=k-引脚。通过这些引脚，SPI端口提供了全双工的同步串行接口，支持主从模式和多主模式。在传输过程中，SPI端口在2个串行数据线上通过移人和移出数据，同时完成发送和接收工作。串行时钟线使2条串行数据线上的数据移位和采样同步。

    (4)其  他

    RISC式寄存器和指令模型编程简单，编译环境友好，具有先进的调试、跟踪和性能监视功能。32位扩展总线接口，12个通用定时器，48个双向BPIO脚(其中32个与PPI复用)，看门狗定时器，片内电压基准，0．8～1．2 V VDD(1．4 V在750 MHz)，3．3 V I／O，297 PBGA封装。