1．黑鳍DSP内核结构

    如图9．1所示，黑鳍DSP内核包括2个乘法器／累加器(MAC)，2个32位ALU，4个视频ALU和1个单一的移位器。运算单元处理来自寄存器文件的8位、16位或32位的数据。

    在每个周期内，每个MAC执行16位×16位乘法，与累加器相加其结果为40位和8位扩展精度。

    ALU实现一套标准的算术和逻辑操作。2个ALU能在16或32位数据上进行操作，算术单元的灵活性覆盖了应用所需的各种设置的信号处理需求。2个32位输入寄存器的每一个都能视为2个16位等分寄存器，所以每个ALU都能很灵活地完成单一的16位算术操作。总之，寄存器在一个单周期内能完成双16位运算数，双1 6位或单元32位操作。第2个ALU的可取特点是能简单地完成4倍16位操作，加速了每周期的吞吐量。

    片上外设在许多系统设计中是很容易扩展的，在标准工业总线上采用松耦合逻辑的若干接口提供了这种扩展能力。这些接口包括1个32位、33 MHz符合V2．2PCI总线，SPI串行扩展口和1个设备型USB口，最大限度地降低了在不同应用中为连接各种各样的外设而进行的系统设计的复杂性。

    对实现移位、旋转、规格化、抽取和数据存放的有用的40位移位器有扩展能力。

    计算单元的数据可在16个16位入口或8个32位入口的多121寄存器文件内找到。

    一个有用的程序序列器控制含指令定位和译码的指令执行流。序列器支持条件转移和子程序调用以及零溢出循环。一个循环缓冲局部的存储指令，消除严格的循环码对指令存储器的存取。

    双地址产生器(DAG)提供来自与存储器同时的双运算数读取的地址。DAG共享一个寄存器文件，该文件包括4个32位修改、变址、字块和基本寄存器的设置。8个辅助的32位寄存器提供可变的堆栈位置的通用更改的地址计数量。

    黑鳍DSP支持综合分层存储器结构的变址哈佛结构。层1(L1)存储器在全处理器速度与小的或无等待时间上是典型的操作存储器。层2(L2)存储器是片上或片外可存取多处理器周期的其他存储器。在L1层上，指令存储器仅保持指令；2个数据存储器保持数据，1个专用暂存数据存储器存储堆栈和可变信息的位置。在L2层上，有一个单一的统一存储器空间保持指令和数据。

    另外，L1指令存储器和L1数据存储器可按任一的静态RAM或高速缓冲存储器配置。存储器管理单元(MMU)提供在核上操作的独立任务的存储器保护，也可保护来自非故意存取的系统寄存器。   

    该结构提供7--种操作模式：用户模式、管理(程序)模式及仿真模式。用户模式限制了对确定系统资源的存取，提供了一个保护软件环境；而管理(程序)模式提供了一个对系统和核资源的无限制的存取。

    黑鳍DSP指令集由于采用使用指令最频繁的16位操作码表示，所以是最佳的，其结果是获得了最佳的编译码密度。复杂的DSP指令是编码成32位操作码，表示成全特征多功能指令。黑鳍DSP支持一种有限的多结果能力，1个32位的指令，在并行中能获得2个16位指令的结果，这就允许在一个单指令周期内较多地利用核资源。

    黑鳍DSP汇编语言使用了一种易编和可读的代数符号。该结构对于与C编译码器连接的使用是最佳的，其结果是快速和有效的软件实现。

    2．ADSP一21535功能介绍

    ADSP一21535功能框图如图9．2所示。图中除了内核外，还有存储器、外设及接口等。

    1)存储器结构  

    ADSP一21535存储器有一个总的4 Gb地址空间，使用32位地址；所有资源包括内部存储器、外部存储器、PCI地址空间和I／O控制寄存器占用的分割的公用地址空间部分。存储器地址空间的配置是在分层结构中排列的，以提供某些快速、低等待时间存储器，如高速缓冲存储器或与处理器很紧密的SRAM，和较大的、低价格的存储器系统，如图9．3所示。

    L1存储器系统是用于黑鳍DSP核的主要的最高性能的存储器。L2存储器提供了较多的功能；读等待时间较长。片外存储器系统经外部存储器控制器(EMC)存取，提供的扩展SDRAM、闪烁存储器和SRAM，任意存取都大于物理存储器的768 MB。

    存储器DMA控制器提供高带宽、多通道数据移动功能。它能完成内部L1／L2存储器和外部存储器空间(包括PCI存储器空间)之间的编码或数据的块变换。

    《1)片内存储器

    ADSP一21535有4个片内存储器块，提供核的高带宽存取。

    L1指令存储器由4路16 KB关联的高速缓存存储器组成。存储器可由一个SRAM配置。该存储器可工作于全速状态。

    第3个存储器块是一个像L1存储器一样的运行在同一速度上的暂存RAM，但仅可存取数据SRAM，而不能按高速缓存存储器那样配置。

    第4个片内存储器系统是L2 SRAM存储器阵列。它提供略长于L1存储器块等待时间的、在核的、全带宽上的256 KB的高速SRAM。L2存储器是一个一体的指令和数据存储器，能保持代码和系统设计所需数据的任何(形式)的混合存储体。

    黑鳍DSP核有1个专用的低等待时间的64位数据路径口进入L2 SRAM存储器。例如，在300 MHz的核频率上，该口的峰值数据转换速率超过了2．4 GB／s。

    (2)片外存储器

    外部存储器是经外部存储器控制器存取的。该接口提供最大4个同步DRAM(SDRAM)体及4个异步存储器体器件(包括闪存、EPROM、ROM、SRAM和存储器映射I／0器件)的松耦合连接。

    符合PCI33的SDRAM控制器对于到4个SDRAM体的接口是可编程的，每个存储体含在16 MB和128 MB之间，提供最高达512MB的SDRAM的存取。每个存储体可独立编程，并且可与相邻的不同尺寸或排列的存储体相连接。这样，就增加了配置的灵活性，使核到全部RAM(可视的)按统一的、相连的物理地址空间构成系统存储器。

    异步存储器控制器也能编程，采用很灵活的普及器件时序参数，最大可控制4个存储体(每个存储体都占用64 MB)。

    (3)PCI空间配置

    PCI总线定义了3种单独的地址空间。该空间通过在ADSP一21535存储器空间内的Windows进行存取。这些空间是PCI存储器、PCI I／O和PCI配置空间。另外，PCI接VI能在系统内控制CPU，做成来自处理器核或在系统内是主机和ADSP一21535在PCI总线上按功能集成I／O器件的任一种桥的形式。

    当ADSP一21 535按照系统控制器动作，经过它的映射窗口(Windows)时，它被视为是PCI地址空间，并能在系统和主要的一种环境拓扑结构映射内初始化所有器件。

    PCI存储器区域出现在PCI总线上具有4 GB的空间，在总线上能映射存储器I／O器件。ADSP一21535在存储器空间内使用128 MB窗口(见PCI存储器空间的分配)。A基本地址寄存器可在4 GB存储器空间窗口的任何地点位置，但它的位置关系到处理器固定的地址余留量。

    PCI I／O范围也是4 GB空间，但多数系统和I／O器件仅利用I／O映射地址空间的子设置(空间)。ADSP一21535沿着在PCI I／O地址空间内的任何位置的基本地址寄存器进入该空间，以实现64 KB窗El，而窗口在处理地址空间内留有同样地址的余量。

    PCI配置空间受限于地址空间，它已使用在所列举的系统内并已初始化，以及在处理器和PCI器件之间采用很低性能的通信方式。ADSP一21535提供1个单值窗口，以存取PCI配置空间内在任何地址上的单一数据值。该窗口是固定的并接收该值的地址(如该操作是写的值)。另外，器件运行该值在一个读操作上进人相同的地址。

    (4)I／O存储器空间

    B]ackfin DSP没有定义独立的I／O空间，所有的资源都被映射到统一的32位地址空间。片上I／O设备的控制寄存器被映射到靠近4 GB地址空间顶端的存储器映射寄存器(MMR)地址范围内。这个地址空间又被划分为两个部分，一部分包含完成所有内核功能的控锚IVlMR，另一部分包含用于设置和控制内核以外的片内外设的寄存器。内核MMR仅在管理员模式下可被内核访问，对于片内外设和通过PCI总线访问的外部设备，内核MMR都被保存起来。   

    (5)导引存储器空间

    内部导引ROM包括1个小的导引核，用于配置适当的导引外设。如果ADSP一21535的导引配置是来自导引ROM存储空间的，那么DSP就从在片导引ROM开始执行。

    2)事件处理

    (I)事件控制器的功能

    ADSP一21535的事件控制器处理到达处理器的所有的同步和异步事件。事件处理支持嵌套和优先级——嵌套允许同时激活多个事件的服务程序；优先级保证高优先级事件的响应可以抢占较低优先级事件的响应。控制器支持5种类型的事件：

    ①仿真。仿真事件使处理器进入仿真模式，允许通过JTAG接口命令和控制处理器。

    ②复位。此事件使处理器复位。

    ③不可屏蔽中断(NMI)。NMI事件可以由软件“看门狗”定时器或者处理器的NMI输入信号产生。NMI事件经常用作断电指示，有序地进行系统关闭工作。

    ④异常。异常是与程序执行同步发生的事件，即指令执行完之前可能会产生异常。例如数据对准违规、未定义指令等情况都将导致异常。

    ⑤中断。中断是与程序执行异步发生的事件，由定时器、外设、输入引脚等引起。

    每个事件都有一个相应的保存返回地址的寄存器和一个相应的从事件返回的指令。一个事件被触发后，处理器当前状态被保存在管理员堆栈内。

    ADSP一21535事件控制器包括两个部分，内核中断控制器(CIC)和系统中断控制器(SIC)。内核事件控制器和系统中断控制器协同工作来确定优先级和控制所有系统事件。从概念上讲，来自外设的中断进入到SIC，然后被直接发送到CIC的通用中断中处理。

    (2)内核中断控制器(Core Interrput Controller，CIC)

    除专用中断和异常事件外，CIC还支持9个通用中断(IVGl5～7)。这些通用中断中，推荐将优先级最低的2个中断(IVGl5～14)留作软件中断，剩下的7个优先级中断分别用ADSP一21535的外设。表9．4为CIC的事件、事件向量表(EVT)的名称及优先权。

    (3)系统中断控制器(System Interrput Controller，SIC)

    系统中断控制器为来自不同外设的中断源提供至CEC通用中断输入的映射和路由。管ADSP一21535提供了默认的映射，用户仍可以通过改写中断设置寄存器(IAR)的值，来改变中断事件的映射和优先权。表9．5为SIC的中断源和至CEC的默认映射。

    (4)事件控制

    ADSP一21535为用户提供了非常灵活的机制来控制事件的处理。在CEC中，有3个寄存器用于调整和控制事件，它们中的每个寄存器都是16位宽度，每一位都代表一种特殊的事件分类：

    ①CEC中断锁存寄存器(ILAT)。ILAT寄存器用于指示事件已被锁存。处理器锁存事件后相应的位置1，事件被系统接收后该位清0。该寄存器被控制器自动刷新，但仅在管理员模式下可读。

    ②CEC中断屏蔽寄存器(IMASK)。IMASK寄存器控制发生的事件是否被屏蔽。当IMASK寄存器的相应位置1时，事件不被屏蔽，发生后由系统处理。该位清0将屏蔽事件，即使该事件已被锁存在ILAT寄存器中，处理器也不会处理该事件。在管理员模式下，该寄存器可以被读写。(注：通用中断可以通过STI和CLI指令设置为全局使能和禁止)

    ③CEC中断等待寄存器(IPEND)。IPEND寄存器跟踪所有嵌套的事件。IPEND寄存器中的相应位置1，表示事件当前处于活动状态或嵌套在某一级。该寄存器被控制器自动刷新，但是在管理员模式下才能读取。

    SIC使用3个32位中断控制和状态寄存器来进一步控制事件的处理。每个寄存器都包含与表9．5所列的每个外设中断相对应的位。

    ④SIC中断屏蔽寄存器(SIC IMASK)。此寄存器控制每个外设中断事件是否被屏蔽。当寄存器的相应位置1时，事件不被屏蔽，发生后由系统处理。该位清0将屏蔽外设事件，使之不被处理。

    ⑤SIC中断状态寄存器(S1C_ISTAT)。由于多个外设可以映射到同一事件，该寄存器允许软件设置哪个外设事件源触发该中断。相应位置1，表明外设发出了中断；为0则表明外设未发出事件。

    ⑥SIC中断唤醒使能寄存器(SIC IWR)。通过使能该寄存器中的相应位，当事件发生而处理器处于掉电模式时，每个外设都可唤醒处理器。

    由于多个中断源可以映射到同一个通用中断，因此该中断输入引脚上可能同时出现多个脉冲，这可以发生在对一个已检测到的中断处理之前或之中。IPEND寄存器的内容由SIC监控，以检查中断是否得到确认。

    当一个中断上升沿被检测到(检测需要2个处理器时钟周期)，ILAT寄存器的相应位被置1。当IPEND寄存器的任一位被置1时，该位被清0。IPEND的这位表示该事件已进入处理器流水线。此时，CEC将在下一个事件到来时识别其上升沿，并将这一事件排入队列。从通用中断的上升沿到IPEND寄存器的输出置1，最小的延迟为3个处理器时钟周期；然而，由于内部的活动和处理器的模式不同，延迟可能更长。

    3)DMA控制器

    ADSP一21535有多个独立的DMA控制器，能够以最小的DSP内核开销完成自动的数据传输。DMA传输可以发生在ADSP一21535的内部存储器和任一有DMA能力的外设之间。此外，DMA传输也可以在任一有DMA能力的外设和已连接到外部存储器接口(包括SDRAM控制器、异步存储器控制器和PCI总线接口)的外部设备之间完成。有DMA传输能力的外设包括SPORT、SPl端口、UART和LISB端口。每个独立的有DMA能力的外设至少有一个专用DMA通道。PCI的DMA传输由存储器的DMA通道来完成。

    为了描述每个DMA序列，DMA控制器使用一套名为描述子块的参数。当需要后继的DMA序列时，这些描述子块被链接或串接起来，这样，一个DMA序列的完成能够自动初始化并启动下一个序列。为能访问整个ADSP一21535的地址空间、原地址和目标地址，描述子块采用了全32位地址的基指针。

    除专用外设的DMA通道以外，在ADSP一21535的不同存储器之间有一个独立的存储器DMA通道。这使得任意的存储器(包括片内L2存储器、外部SDRAM、ROM、SRAM和Flash)与PCI地址空间之间的数据块传输成为可能，几乎不需处理器干预。

    4)外部存储器控制

    ADSP一21535的外部总线接口单元(EBIU)，为各种工业标准的存储器设备提供了一个高性能、无需附加硬件的接口。该控制器由两部分组成：第一部分是用于连接工业标准的同步DRAM设备和DIMM的SDRAM控制器，笫二部分是用于与各种存储设备接口的异步存储控制器。

    (1)PCI33 SDRAM控制器

    SDRAM控制器能以fsclk的频率，与多达4个存储体(bank)的工业标准SDRAM或DIMM接口。每个bank可以配置为16～128 MB的存储器，完全符合PCI33 SDRAM标准。即使不同的bank使用不同大小的存储器，控制器也能把所有bank管理成一个连续的地址空间，以便处理器将它视为单一地址空间。这使初始配置的系统设计在将来便于用类似的或不同的存储器进行升级。   

    一套可编程的时序参数用于配置SDRAM bank，可以支持更低速的存储设备。存储器bank可以配置成最高性能和带宽的32位宽度或者低成本的16位宽度设备。

    4个bank使用相同的SDRAM控制信号和独立的bank选通信号，为大多数的系统配置提供了一个完整的无缝接口。

    (2)异步控制器    。

    异步存储器控制器提供与多达4个bank的存储器或I／O设备的可配置的接口。每个bank都可以用不同的时序参数独立编程，使之与各种存储设备(包括SRAM、ROM和F1ash EPROM)及与标准存储器控制线接口的I／O设备相连接。每个bank在处理器地址空间中都占据一个64 MB的窗口，但如果每个bank容量不满64 MB，就不能组成一个连续的地址空间。这些bank也可以配置为低成本和低功耗的16位总线宽度或高性能的32位总线宽度，以简化与各种存储器和I／O设备的接口。

    5)PCI接口

    (1)PCI功能

    ADSP一21535提供一个33 MHz，3．3 V，32位，PCI版本2．2兼容的无需其他硬件的逻辑和硬件接口。该PCI接口设计为3 V的信号环境，在存储器内核和片上外设及外部PCI总线之间提供了一个总线桥接功能。ADSP一21535的PCI接口支持如下两种PCI功能：

    ①主机到PCI桥功能。从PCI目标设备来看，ADSP一21535的资源(处理器内核、片内和片外存储器、存储器DMA控制器)提供了必要的硬件，来仿真PC主机的PCI接口。

    ②PCI目标功能。基于ADSP一21535的智能外设可以容易地与版本2．2兼容的PCI总线接口。

    (2)PCI主机功能   

    用作PCI主机时，ADSP一21535提供必要的PCI主机(平台)功能，以支持和控制各种流行的PCI I／O设备(如以太网控制器、总线桥等)。   

    注意，Blackfin DSP体系结构中只定义了存储器空间(没有I／O或配置地址空间)。PCI的3个地址空间(存储器、I／O和配置空间)都被映射到ADSP一21535的统一的32位存储空间中。由于PCI存储器空间与ADSP一21535存储器地址空间大小相同，所以使用一个加窗的方法，在ADSP一21535地址空间中采用独立的窗口用来访问3个PCI地址空间。基地址寄存器用于定位这些窗口，以便能够访问PCI地址空间中的任何区域，而它们在ADSP一21535处理器地址空间内却保持固定位置。

    对于欲查看ADSP一21535资源的PCI总线设备，提供了几个映射寄存器，以使在PCI地址空间中查看这些资源成为可能。ADSF一21535的外部存储器空间、片内L2和某些I／O MMR可以被选择使能，用作PCI总线设备的目标地址空间，用于PCI存储器操作。

    (3)PCI目标功能   

    作为一个PCI目标设备时，PCI主机处理器在列举PCI总线系统．时，可配置ADSP一21535子系统。一经配置，该子系统就成为一个智能的』I／O设备：被配置为目标设备后，PCI控制器使用存储器DMA控制器来完成PCI主机要求的DMA传输。

    6)USB   

    ADSP一21535提供一个与USB1.1兼容的设备类型接口，支持直接与主机系统相连接。USB内核接口提供一个灵活的多达8个终端的可编程环境。每个终端都能支持所有USB数据传输类型(包括控制、批量、中断和等时)每个终端都为传输数据提供了存储器映射的缓冲器。ADSP一21535 USB端口有一个专用的用于最小化处理器轮询开销的DMA控制器，和仅当传输完成时才向CPU发出异步请求的中断输入。

    7)实时时钟   

    ADSP一21535的实时时钟(RTC)提供了一个具有当前时间、跑表和报警等功能的稳定的数字表。该RTC的时钟采用ADSP一21535外部的32．768 kHz晶振，RTC有专用的电源引脚，以使得当处理器其他部分处于低功耗状态时，RTC仍然保持供电和时钟。RTC提供了数个可编程的中断选择，包括以时、分、秒计数中断，可编程跑表倒数计数中断，或已编程的警报时钟中断。   

    32．768 kHz的输入时钟频率通过分频器成为1 Hz信号。具有计数功能的定时器包括4个计数器：1个6位的秒计数器、1个6位的分计数器、1个5位的小时计数器和1个8位的日计数器。

    报警功能启动后，当定时器的输出和报警控制寄存器中给定值相等时，报警功能会产生一个中断。报警分为两类，第一类是时间报警：第二类是日期加时间报警。   

    跑表功能从一个己编程的值起以1 min分辨率倒数计数。当跑表功能启动且计数器下溢出时，便产生中断。  

    同其他外设一样，RTC能在产生任何中断之前把ADSP一21535处理器从低功耗状态唤醒。   

    8)“看门狗”定时器

    ADSP一21535包含一个32位定时器，可用于执行软件的“看门狗"功能。软件“看门狗，可以提高系统的可靠性。如果在软件复位前定时器溢出，软件“看门狗”通过产生一个硬件复位、不可屏蔽中断(NMI)或通用中断来强迫处理器进入一个已知状态。程序员初始化定时器计数值，使能相应的中断，然后启动定时器。随后，软件必须在计数器从给定值计数到0前重新装载计数器。这样防止系统停留在未知状态。在未知状态下，软件由于外部噪声或者软件错误等停止运行后，通常将定时器复位。  

    复位后，软件可以通过查询定时控制寄存器的一个状态位来确定“看门狗”是否为硬件复位的来源。该位仅当“看门狗"产生复位时置1。

    定时器的时钟采用系统时钟(SCLK)，以最高频率fsclk运行。   

    9)定时器

    ADSP一21535有4个可编程定时器。3个通用定时器都连有外部引脚，可以用作脉冲宽度调制器(PWM)或定时器输出,也可以用作定时器的输入时钟或测量外部事件的脉冲宽度的输入。3个通用定时器中的每一个都能够独立地编程，用作PWM、内部或外部时钟驱动的定时或者脉冲宽度计数器。

    通用定时器单元可以与UART联合使用，进行奉行通道数据流的脉冲宽度的测量，提供自动的波特率检测功能。通用定时器能够向处理器内核发出中断，为同步、处理器时钟或外部信号的计数值提供周期性事件。  

    除3个通用可编程定时器外，ADSP一21535还提供了笫4个定时器。这个额外的定时器由内部处理器时钟(CCLK)驱动，一般用作系统标记时钟，用以产生操作系统的周期性中断。

    lO)串行口   

    ADSP一21535提供2个完整的同步串行端口(SPORT0和SPORTl)来完成串行和多处理器的通信工作。SPORT有以下特点：

    ①双向操作。每个SPORT都有独立的发送和接收引脚。

    ②缓冲的(8一deep)发送和接收端H：每个端口都有一个数据寄存器，用以同其他DSP部件间进行双向数据传输。多个移位寄存器用于数据寄存器内数据的移位。

    ③时钟。每个发送或接收端H或者使用外部串行时钟，或者使用自己产生的频率范围为(fsclk／131 070)Hz到(fsclk／2)Hz的时钟。

    ④字长。每个SPORT都支持3～16位长度的串行数据字，以最高有效位在前或最低有效位在前的格式传送。

    ⑤帧。每个发送和接收端口在无论每个数据字有无帧同步信号的情况下都能运行。帧同步信号能够从内部或者外部产生，可以高有效或低有效，要求2个脉冲宽度，可以前帧或后帧同步。

    ⑥硬件压扩。每个SPORT都能根据ITU推荐的G711标准完成A律和弘律压扩。对SPORT的发送和／或接收通道都能进行压扩，而且没有额外的延迟。

    ⑦单时钟周期开销的DMA操作。每个SPORT都可以自动发送和接收多个缓冲区的数据信息。DSP能够链接或串接SPORT和存储器之间的多个DMA序列。串接后的DMA，通过建立串接的描述子块，能够进行动态的分配和更新。

    ⑧中断。完成数据传输或者通过DMA传输完整个数据缓冲区之后，每个发送和接收端口都能产生一个中断。   

    ⑨多通道能力。每个SPORT支持128通道，并兼容H．100、H．110、MVIP．90以及HMVIP标准。     

    在传输过程中，SPI端口从2个串行数据引脚进行串行数据移入和移出，同时完成发送和接收工作。串行时钟引脚使2条串行数据引脚上的数据移位和采样同步。

    在主模式下，DSP采用如下的顺序来设置和初始化SPl传输：

    ①使能和配置SPI端口(数据大小和传输格式)

    ②用SPIxSELy输出引脚(可重新配置为可编程标志引脚)，选择从目标SPI；

    ③在DSP存储空间中(仅在DMA模式下是可选择的)；定义一个或多个的TCBs；

    ④使能SPI DMA引擎并指定传输方向；   

    ⑤读写SPI端口接收或发送的缓冲数据(仅在非DMA模式下)。

    SCKx引脚为同时移出MOSlx上的数据和移人MIS0x上的数据产生编程时钟脉冲。仅在DMA模式下，SPI DMA的字计数器从1变为0时，才停止传输。

    在从模式下，DSP采用如下的顺序来设置SPI端口接收主SPI设备发送来的数据：

    ①使能和配置SPI的从端口，与主SPI设备的运行参数(数据大小和传输格式)匹配；

    ②在DSP存储空间内定义和产生一个接收TCB，在数据传输结束时(仅在DMA模式下是可选的)产生中断；   

    ③使能SPI DMA，以接收数据(仅在DMA模式下是可选的)；

    ④当接收到SPISSx输入引脚(可重新配置为可编程标志引脚)的SPI片选信号后，在适当的SPl SCKx边沿，开始接收来自主SPI设备的数据。   

    仅在DMA模式下，SPI DMA的字计数器从“1”变为“0”时，才停止传输。此时若存下一个命令TCB在等待，DSP将继续传输。

    从模式的发送操作与此类似，但DSP指定的发送数据的数据缓冲区、产生和放弃对发送TCB的控制及开始填充SPI端口的数据缓冲区都不相同。如果SPI控制器在数据发送时没有准备好，它将发送一个“0”字。

    12)UART口

    ①UART的功能。ADSP一21535提供2个全双工的通用异步接收／发送(UART)端口(UART0和UARTl)，与PC标准的UART完全兼容。UART端口为其他外设或主机提供了一个简化的UART接口，支持全双工、有DMA能力的异步串行数据传输。每个UART端口支持5～8个数据位、1或2个停止位和无校验／奇校验／偶校验位的支持。UART端口支持以下2种模式的操作：   

    ◆PIO(编程I／O)。处理器通过读写I／O映射的UATX或UARX寄存器，发送或接收数据。在发送和接收时数据都是双缓冲的。   

    ◆DMA(直接存储器访问)。DMA控制器传输发送和接收数据，减少了与存储器传输数据所需的中断的数量和频率。每个UART都有两个专用的DMA通道，一个用于发送，一个用于接收。这些DMA通道的优先权低于大多数DMA通道，因为其使用率相对较低。 

    ②每个UART端口的波特率、串行数据格式、错误代码的产生和状态及中断均可编程：

    ◆支持位速率每秒从(fsclk／1 048 576)～(fsclk／16)位。

    ◆支持每帧7～12位的数据格式。

    ◆发送和接收操作都可被配置为能产生可屏蔽中断。

    UART时钟速率可由下式计算：   

    与通用定时器联合使用可进行自动波特率检测。UART0的功能被进一步扩展，能支持IrDA串行红外物理层连接规范(SIR)协议。   

    13)可编程标志(PFX)

    ADSP一21535有16个双向的通用可编程I／0引脚(PFl5～0)。这些引脚还有专用的功能，用于时钟倍频选择、SROM引导模式和SPI端口操作。每一个可编程引脚都能通过操作下面的标志控制寄存器、标志状态寄存器和标志中断寄存器被独立控制：

    ①标志方向控制寄存器。规定每个独立的PFx引脚的方向，用作输入或输出。

    ②标志控制和状态寄存器。ADSP一21535使用一种“写1设置”和“写1清除”的机制控制每个标志的设置，而不是常用的软件“读一修改一写”操作。这种机制能够在不影响其他标志的情况下，一个处理器周期内完成对这些标志进行任意组合的设置或清除。两个寄存器用于此工作，一个用来设置标志，另一个用来清除标志。通过软件读标志位状态寄存器，可以查看标志的状态。

    ③标志中断屏蔽寄存器。2个标志中断屏蔽寄存器允许每个独立的PFx引脚为处理器提供中断。与用于设置和清除标志的2个标志控制寄存器类似，一个标志屏蔽寄存器通过设置相应的位来使能中断功能，另一个标志屏蔽寄存器通过清除柑应的位来禁止中断功能。PFx引脚定义为输入时，能够设置为产生硬件中断；定义为输出时，能够设置为产生软件中断。

    ④标志中断敏感寄存器。2个标志中断敏感寄存器用于规定每个PFx引脚是电平还是边沿敏感。如果是边沿敏感，还规定是仅上升沿敏感，还是信号的上升沿和下降沿都很敏感。一个寄存器选择敏感类型，另一个寄存器选择边沿敏感的敏感边沿。