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(4)比较器(Comparator)
AD9834能够产生合成的数字时钟信号，是通过在芯片上的自偏置比较器实现的，比较器将DAC的正弦曲线信号转换成方波信号。DAC输出在作为比较器的输入使用之前，应在比较器的外部进行滤波。比较器的基准电压是所加的VN信号的时间平均值。比较器可以接收1 V(p—p)的信号。因为比较器的输入采用AC耦合，以使作为过零点的检波器正常工作，故它需要一个3 MHz的最小输入频率。比较器的输出是一个幅度从0 V～DVDD的方波。使能比较器，控制寄存器内的SIGNPIB控制位和POBITEN控制位都要设置为“1”。
(5)稳压器(Regulator)
对于模拟电路和数字电路部分，AD9834提供了独立的电源。AVDD提供了模拟电路部分所需要的电源，而DVDD则提供了数字电路部分所需要的电源。这两个电源的取值范围均为2．3～5．5 V，而且每个都是独立的。例如模拟电路部分能够工作在5 V电压下，而同时数字电路部分工作在3 V或者是其他值的电压下。
AD9834内部的数字电路部分通常工作在2。5 V。芯片上的稳压器将DVD。的电源电压降至2．5 V。AD9834的数字接口(串行端口)32作电压也来自DVDD。这些数字信号在AD9834内进行调整，使它们与2．5 V一致。
当AD9834的DVDD引脚的电源电压等于或小于2．7 V时，引脚CAP／2．5 V和DVDD将同时被约束，从而将芯片上的稳压器旁路。
(6)串行接口
AD9834有一个标准的三线串行接口，与SPI、QSPI、MICROWRE和DSP接El标准兼容。数据(一个16位字)在串行时钟输)k(SCLK)控制下被装入芯片。
FSYNC输入是一个电平触发输入，作为帧同步和芯片使能。当FSYNC为低电平时，数据能被传输进入芯片。
开始传输串行数据前，FSYNC应该设置为低电平，同时注意相对SCLK下降沿设置FSYNC时间最小值(t7)。在FSYNC变为低电平后，串行数据将在16个时钟脉冲SCLK的下降沿转移到芯片上的输入移位寄存器。FSYNC在第16个SCLK下降沿后变为高电平，注意相对最小SCLK下降沿设置FSYNC上升沿时间(t8)
另外，FSYNC能够在多个16个SCLK脉冲的整数倍时间内保持低电平，然后在数据传输结束时变为高电平。这样，当FSYNC保持低电平时，16位字的连续数据流能被加载，同时FSYNC在最后一个数据被载入(第16个SCLK下降沿)之后变为高电平。
SCLK可以是连续的，也可闲置为高电平或是低电平。但在写操作期间，当FSYNC转为低电平时，SCLK必须为高电平状态。
(7)寄存器
AD9834包含一个16位的控制寄存器，用来将AD9834设置为用户所希望的工作状态。所有控制位(除MODE外)都在MCLK的内部负边沿上被采样。为了向AD9834传输用户想改变的控制寄存器的内容，DBl4、DBl5和DB0必须设置为“0”。
AD9834包含2个频率寄存器和2个相位寄存器，来自AD9834的模拟输出为(fMCLK／ )×FREQREG。这里，FREQREG是被加载给被选择的频率寄存器的值。此信号的相位移位为( )×PHASEREG。这里，PHASEREG是包含在被选择的相位寄存器的值。要考虑被选的输出频率和基准时钟频率之间的关系，以避免不必要的异常输出。
频率和相位寄存器的存取由FSELECT／PSELECT引脚和FSEL／PSEL控制位共同控制(参见表5．6．2和表5．6．3)。如果控制位PIN／SW=1，则FSELECT／PSELECT引脚控制此项功能；反之，如果PIN／SW=0，则由FSEL／PSEL控制位控制此项功能。如果FSEL／PSEL控制位被使用，则引脚应该更适宜在CMOS逻辑高或低时被保存。频率／相位寄存器的控制能够被从引脚控制交换为位控制。
FSEI。ECT和PSELECT引脚在内部MCLK下降沿被采样。作为推荐，这两个引脚上的数据在MCLK下降沿的时间窗内不产生变化。如果FSELSECT／PSELECT在下降沿发生时改变值，则当控制数据被传送给另一个频率／N位寄存器时，在一个MCLK周期内有一个数据不确定。
(8)复位(RESET)功能
RESET功能将部分内部寄存器复位为“o”，以提供一个中量程模拟输出。RESET不能够复位相位、频率或控制寄存器。
当AD9834电源关断时，器件应该被复位。为了将AD9834复位，设置RESET引脚／位为“1”；若要使器件离开复位，则可设置此引脚／位为“0”。在RESET被设置为“0”之后的第7个MCLK周期，DAC输出中将出现一个信号。
RESET功能由RESET引脚和RESET控制位同时控制(参见表5．6．4)。如果控制位PIN／SW=0，则RESET位控制复位功能；反之，如果PIN／SW一1，则RESET引脚控制复位功能。RESET的负跳变在内部MCLK下降沿被采样。
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