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  [组图]ADSP TS201总线结构和片内DRAM存储器         ★★★ 【字体:
ADSP TS201总线结构和片内DRAM存储器
作者:admin    文章来源:本站原创    点击数:    更新时间:2007-7-26    

 

ADSP TS201S的总线结构分为内部总线和外部总线,只有外部总线以外部引脚方式连接到处理器外。

     1)ADSP TS201总线结构

    内部总线ADSP TS201S处理器内核有3条相互独立的128位的内部数据总线和32位的地址总线(称为I-BUS,J-BUS,K-BUS),每条数据总线借助于接口桥与所有内部存储器块相连。在每条数据总线上,1个周期内允许传输多达4条指令或4个排列的数据。片内系统单元用SOC—BUS和S-BUS总线访问存储器。在1个周期内,每个存储器块只接受1个访问,所以应用中如每个访问针对不同的存储器块,则可顺利地传输,不会有任何停顿。在ADSP TS201S内部的大多数寄存器都是通用寄存器,ADSP TS201S指令支持通用寄存器之间、寄存器与存储器之间以及立即数寄存器加载等传输。

    所有寄存器都可通过寄存器传输指令或由外部总线控制器访问,但只有核内寄存器可通过加载/存储指令或立即数加载指令访问。

    外部总线与接口  ADSP TS201S的片内系统总线(SOC BUS)通过SOC接口与S-BUS连接外部端口与存储器系统,如图1.3所示。所有外设都通过片内系统总线,SOC接口与S-BUS连接,进而与存储器系统、处理器核内寄存器组交换数据。

    外部总线包括32或64位数据总线、32位地址总线以及各种控制信号。其中大多数信号都是双向的,因为TigerSHARC可以是连接在外部总线上的主控处理器,也可以是从动处理器。外部总线64位,高I/O带宽满足了内核的高处理速度。为了提高时钟的速率,Tiger—SHARC处理器使用了流水式外部总线,其流水线深度是可编程的,完成处理器间通信和访问同步SRAM和DRAM(SSRAM和SDRAM)。

    最快的协议是流水协议。TigerSHARC多处理器系统的处理器之间就使用这个协议通信。此外,TigerSHARC还能通过此协议与其他主机或灵巧存储器系统连接。流水协议的峰值吞吐率为每周期传输一个数据,其实际的吞吐率可以保持在与峰值吞吐率非常接近的水平。这是因为此协议对连续数据流的地址范围没有限制。

    另一快速协议是SDRAM。这个协议由工业标准的SDRAM芯片定义。TigerSHARC有一个片上SDRAM控制器,它可以提供访问SDRAM所需的所有控制信号 ,DWE.CKE以及DQM),而且可以初始化、刷新SDRAM。SDRAM可以构成容量巨大的存储阵列,满足系统对大容量存储的需求。SDRAM的峰值吞吐率是每周期传输一个数据。若是在同一页中进行连续访问,则实际吞吐率可以保持在非常接近最大值的水平,此条件对DMA块传输也同样适用。对SDRAM单次访问的开销是很大的。

TigerSHARC还支持慢速设备协议。慢速设备协议适用于对性能没有特殊要求的设备。对大多数系统,我们建议将这些设备连接在二级总线上,因为它们会增加总线负担,减缓更重要的访问。即使这样,慢速设备也可以直接连接到TigerSHARC外部总线上。

 


    外部总线有以下特点:

    ·总线宽度64位或32位,对存储器、多处理器或主机接口可独立配置;

    ·流水传输,且流水阶数可编程;

    ·IDLE状态可编程;

    ·通过使用ACK引脚,协议允许目标从处理器插入等待周期;

    ·EPROM和Flash接口8位数据总线,等待周期数固定,可读或写;

    ·主机接13;

    ·SDRAM接口不必插入等待周期;

    ·支持慢速设备;

    ·基于分布式总线仲裁的多处理器无缝连接;

    ·通过握手方式,支持与外部I,O设备的DMA传输;

·支持外部存储器与I/O设备间的DMA飞越操作。

 

    2)片内DRAM存储器

    ADSP TS201S拥有24 Mbit片上DRAM存储器,该存储器被分为6个4 Mbit的块,每个存储块(M0,M2,M4,M6,M8,M10)能够存储程序、数据或同时存储程序和数据。所以,在应用中能够根据具体需要配置。将程序和数据存储在不同的存储块中,使得DSP可以在取指令的同时访问数据。

    DSP片内和外部的存储器组织在统一的存储器映射空间中。整个映射空间分为4个存储区:主机空间,外部存储器,多处理器空间和片内存储器。除主机空间外,每个空间又被分为更小的存储空间。每个片内存储块通过总线桥与处理器内部4条128位宽的内部总线相连。该连接使DSP能够在1个周期内完成4个128位核内传输。DSP内部总线结构提供了33.6 GB/S的存储器带宽,使内核和I/O可以在1个周期内访问8个32位数据字(256位)和4个32位指令。DSP的这种灵活的存储器结构,使其能够完成如下功能:

    ·DSP内核和I/0在同一周期里访问不同的存储块;

    ·DSP内核并行访问3个存储块,1个取指令,2个访问数据;

    ·可编程的程序存储器和数据存储器分区;

    ·程序可以用32位,64位或128位字的形式或者16位字的形式访问所有存储器(使用DAB)。


 

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