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| Blackfin时钟控制 | |||||
作者：佚名 文章来源：Internet 点击数： 更新时间：2008-9-5  |
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SCLK是外设访问总线PAB、DMA总线DAB、外部地址总线EAB、外部主机控制总线EMB和外部总线接口EBIU等的时钟信号，一般的同步外设以SCLK为定时基准（通用异步收发器UART的时钟频率由SCLK进一步分频得到）。Blackfin的USB、PCI和RTC等有自己的与SCLK异步的时钟信号。 DF使能输入分频器，MSEL使能输出分频器，MSEL【4：0】控制N分频（1：32），MSEL【5】控制2分频。将DF置1通常会得到最低功耗，且MSEL【5】置1时，DF也必须置1。 PLL相关的MRR：PLL_CTR(32bit)、PLL_STAT(16bit)、PLL_LOCKCNT(16bit) PLL_CTR中的某些位不能同时更新（先修改MSEL和DF，再修改BYPASS），BYPASS位用来对PLL旁路（PLL旁路时，CCLK以1/2的CLKIN频率运行）。 |
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