[Abstract]    The LVT signals are built on harmonic mode for their low-frequence, sem-periods, low SNR. It is difficulty that how to detect object efficiency. The paper present an scheme of using of ADSP-TS101S processor of ADI company to realize object detection. The scheme has been applied to project, the system has great capability in stabilization, rate of detection has been  reached to percent of 98, arrived at effect of expectation

Keywords:  digital-signals-processing,  kernel,  low-velocity-target

随着人们对实时信号处理要求的不断提高和大规模集成电路的迅速发展，作为数字信号处理核心和标志的DSP芯片得到了快速的发展和应用。本文就基于ADI公司推出的TigerSHARC系列中高性能数字信号处理器ADSP-TS101设计了弱信号的目标检测系统，该系统具有便携性好，处理数据快，精度高,有效性强等优点。

1　系统总体方案：

该系统可以完成数据采集、处理和显示，从而实现目标检测与跟踪的智能信号处理。如图1所示,它主要由无线接口模块，FPGA（数据转换与控制），DSP（信号处理）， RAM（数据输出接口）模块， PCI桥，电源变换，时钟驱动，程序加载等模块构成。

图1  目标检测系统功能框图

本系统采用两片ADSP－TS101S^[1]对目标信号进行抽样积累、FFT分析、小波滤波等信号处理，将处理后的数据通过PCI总线送入计算机识别、显示。双DSP片间以三路链路口互连方式进行连接，总数据速率可达500Mbyte/s。

数据输入部分采用无线接口模块，接收速率≥10Kbit/s，通信距离≥60m，将接收到的串行目标信号数据，通过FPGA转换为16位并行数据，FPGA自身产生数据同步，串并转换读写控制信号，FLASH加载的控制信号和系统复位信号，然后经由ADSP－TS101S读入到DSP1内部进行数据处理。系统采用1片32K×16位的双口RAM IDT7027S25P构成双DSP―PCI的16位数据总线接口^[3]。同时，其所需的一些控制信号由FPGA转接或产生。

2        系统各功能模块的电路设计：

2.1           DSP处理器模块

图2给出了两片ADSP-TS101S之间的链路连接结构。两片DSP之间有三个链路口通道用于双向数据传输和程序加载，其中两个链路口用于上行数据传输和加载，保留一个下行链路口连接。数据传输除了链路本身的握手外，每次数据块传送前，可由发送方发出中断请求，接受方响应后再打开链路的DMA方式。

 图2  双DSP之间的链路结构

上行数据传输，采用链路口1和3，利用DSP1的FLAG0作为DSP2的IRQ0中断信号，保留的下行数据传输采用链路口2对连，利用DSP2的FLAG0作为DSP1的IRQ0中断信号。程序中IRQ0的中断方式设置为边缘触发。中断IRQ0引脚默认用电阻上拉到高电平。

l        DSP程序加载：

整个系统的程序加载采用在线FLASH加载方式，用户处理程序^[2]编写完毕，需要再为FLASH编写专门的烧写擦除软件，将所编写的处理程序在线烧写到FLASH中。当系统上电时，DSP1自动通过PROM加载方式，从FLASH中读取应用程序，实现自身的加载，然后通过链路口3，将从FLASH中读取的DSP2的应用程序发送到DSP2，DSP2设计为链路口加载方式，通过链路口3，接收DSP1的加载代码，实现自身的加载。

图2.1.  DSP1与FLASH连接关系

l        DSP2与SRAM连接：

DSP2将数据处理完毕后，通过并行数据总线将处理结果送到后续的双端口存储器SRAM进行缓存。双端口存储器采用IDT公司的IDT7027S25P，容量为32Kx16位。

    图2.2  DSP2与SRAM1连接关系

SRAM用于DSP2向PCI写数据的缓存，AR₁₄接AL₁₄的反相，可以避免DSP1写SRAM时，PCI读取相同的RAM区，导致数据冲突，因此没有使用SRAM1的BUSY信号机制。保留INTR到FPGA中。

2.2           数据输出接口模块

ADSP－TS101S与PCI不兼容，在DSP与PCI桥间插入两片双口RAM，通过双口RAM转接数据，这样PCI桥与DSP之间的访问成为间接，可以大大地削弱PCI的时序要求，应用起来更方便。用SRAM（IDT 7027S25P）作DSP2输出数据缓冲，采用16位数据总线，PCI桥设计成C模式、16位总线。当DSP输出数据到PC机时，应在对RAM操作完成后，由DSP中的Flag1发中断请求，请求PCI读走数据。每个数据块写完，可以发出一个中断。这样可以方便地实现PC机与采集卡的握手。

图2.3  PCI9054与双口RAM 、DSP连接

2.3  数据转换与控制模块

FPGA采用ALTERA公司CYCLONE系列的EP1C3144，封装形式为TQFP144，其电源采用1.5V(VCCINT)和3.3V(VCCIO)供电，两种上电电源任意上电顺序。有专用的时钟输入引脚和JTAG引脚，上电时需要一个片外的CMOS SRAM配置芯片 。PORSEL用于选择上电延迟时间是2MS(为高)还是100MS（接地） 。

FPGA主要用于整个系统板的数据转换和控制，其主要的功能有：完成整个系统板的复位，无线串行数据转换为并行数据，并行数据到DSP1的锁存和控制、FLASH加载的控制和PCI9054的控制，SRAM的控制。

3 运算量分析

动目标检测是雷达信号处理中抑制杂波的重要工作方式，它在距离上将回波信号分为许多距离单元，然后通过M次发射的回波，在同一距离门上进行相干积累，这样不但可以提高信噪比，抑制杂波，还可以测量目标速度。

动目标检测处理需要累积32/64个脉冲，在进行FFT。从运算量^[4]上看，按64脉冲的动目标检测，DSP进行一次64点FFT时间为1.9us（估算），2000个距离单元的FFT时间为3800us，而64脉冲的数据到齐需要6400us，因此一片DSP即可达到运算速度要求。但从存储量看，64脉冲需要存储64×1800×2＝230K个字。一片TS101S的4M位用作数据存储的片内存储器可配置成128K字，因此单片DSP片内存储器容量不够。这里用外挂存储器扩展存储器，不如用DSP扩展存储器方便。因此MTD可以用2片TS101S，各存储、处理250个距离门的动目标检测。

数据传输均采用DMA的方式。簇中各个DSP以及簇间的同步工作，由DSP的外部中断来控制。由于处理过程中需要大量的数据缓冲，所以采取了常用的乒乓工作方式。在这种处理流程下，对回波数据作64点脉冲的MTD处理，算上数据传输的时间，大约需要3.2ms，实时性比较强。

4 结束语

本系统实现了利用ADSP-TS101S与其它元器件连接，来完成低速目标信号处理的硬件设计，其接口电路简单，调试方便，编程实现容易等优点。此系统已调试成功，该系统方案的提出在对微弱低速目标信号处理领域中有了新的突破。系统最大的特点是便携性好，识别的精确度高，能为在灾害现场的救寻工作以及在非接触情况下对人体的探测、监听、医疗方面提供极大的方便。　

本文作者创新点是利用两片ADSP-TS101S与其它元器件构成的目标检测系统，该系统具有运算能力强、IO带宽大、拓扑结构清晰以及通用性强、检测率高等优点，实现了高速实时雷达信号处理。

参考文献：

[1]  ”Tiger SHARC DSP Hardware Reference”,Analog Devices Inc.2002

[2]  “ADSP-TS101S TigerSHARC Processor Programming Reference”,2003

[3]  葛远飞等 ADSP-TS101外部总线接口技术微计算机信息 2005，第10-2期：34-37

[4] 陈志勇 基于DSP的雷达通用并行信号处理平台  现代雷达 2005，27（8）：43-45