为了实现高性价比、低相噪和低杂散的数字化信号源, 提出了以直接数字频率合成芯片AD9854 为核心的设计方案。系统最大限度地挖掘了AD9854 的潜力, 将数字信号处理器、可编程逻辑器件和先进先出存储器与AD9854 紧密结合, 输出正弦信号的最高频率为110MHz、谐波失真小于- 30 dBc。能够完成调幅、调频和频移键控等调制功能。

  Th is article presented a scheme of digital signal source with high performance-costratio, low phase noise and low spurious noise, u sing AD9854. DSP, CPLD and FIFO were employed to make full use of AD9854’s high performance. The system can ou tpu t sine signal w ith maximum frequency of 110MHz and harmon ic disto rt ion less than-30 dBc, along with AM , FM and FSK functions implemented.

信号源是雷达、通信及其他电子系统不可缺少的重要组成部分。低相位噪声、高稳定度、高可靠性和多功能信号源的研究受到普遍重视。目前实现信号源的主要技术有: 直接频率合成、锁相式频率合成和直接数字频率合成DDS[ 1, 2 ]。DDS 具有极高的频率分辨率、极快的频率切换速度、频率切换时相位连续、易于功能扩展和全数字化易于集成等优点。特别适合应用于信道间隔小、信道频率数多和相位噪声低的场合。文献[3～ 6 ]详细分析了DDS 相位噪声对其本身输出波形品质的影响, 指出相位噪声主要由累加相位截断、正弦表存储器有限字长、DAC 有限分辨率和内部噪声等因素决定,DDS 本身对相位噪声的影响可以忽略。本文以高性能直接数字频率合成芯片AD9854 为核心, 详细论证了DSP、CPLD (complex programm able logic device)、外部IO 器件与AD9854 相结合构成多功能信号源的硬件组成、功能扩展及其实现方法, 并对输出信号的品质进行了详细分析, 最后给出信号源样机的主要技术指标。
1. 2　系统硬件结构分析
     在图1 中, 键盘和LCD ( liqwd crystal display) 构成人机交互的界面。用户由键盘输入参数, 通过 LCD 显示。同时单片机将数据通过HPI 口送DSP, 在DSP 中进行处理, 然后将处理后的数据在CPLD 的协调下由8 位并行口送入AD9854 中。AD9854 输出频率0. 1 Hz～ 110MHz 的正弦波, 此信号是差分电流形式, 需由电阻网络转变为电压信号, 再经过低通滤波器输出。为了使信号输出电平范围满足要求, 还必须将信号送后级调理电路处理, 经放大和衰减再通过射频传输器把差分信号耦合成单端信号, 最后输出符合要求的正弦波信号。信号源的内调制是通过对调制波计算采样后, 在CPLD+ DSP 控制下, 由FIFO 循环送数至DDS 中实现的。外调制是通过 ADC 采用外调制信号,DSP 测量外调制信号的频率幅度, 再以内调制方式处理而实现的。内外调幅功能, 也可以通过乘法器AD835 实现。数字调制功能由DSP+ CPLD 控制AD9854 实现。
2. 2. 2　模拟调制
     DSP 通过对调幅波和调频波的计算量化[ 8 ] , 将频率字或幅度字按时序的先后关系依次存入FIFO 中。在CPLD 的作用下, FIFO 不断循环地向DDS 传送数据。如图2 所示,DSP 将地址线连接在CPLD 上, 通过CPLD 中的逻辑关系确定FIFO 在IO 口上的地址。DSP 的低14 位数据线和FIFO 低14 位数据线相连, 则DSP 送FIFO 的14 位数据按低8 位数据, 高 6 位地址排列。所以, FIFO 低8 位数据线连接DDS 的并行口数据线, FIFO 高6 位数据线连接DDS 的并行口地址线, 按照CPLD 提供的读写时钟信号传送数据。DSP 的CLKout 引脚接CPLD 的GCLK 引脚, 提供全局工作时钟。CPLD 通过用户IO 引脚为 FIFO 和DDS 提供相同的读写时钟, 实现器件间的时序同步。CPLD 控制时序, 不断将FIFO 中的数据循环送入DDS 中, 按周期刷新UPdata 管脚以完成模拟调试。模拟调制的关键是CPLD 协调FIFO 和 DDS 的时序。调频波和调幅波的频率可以设置, 则其频率变化时, 需要插入的等待周期就不同, 即 CPLD 所控制的FIFO 读时钟和DDS 并行口写时钟都要随调制波频率的变化而变化。实现方法是DSP 的数据线与地址线连接CPLD 的IO 口, 在CPLD 中设置一个计数值可变的计数器, 计数器的输出端通过CPLD 的IO 口连接FIFO 读时钟和DDS 并行口写时钟。计数器的计数值就决定了输出时钟频率, 这个值是DSP 根据调制波频率计算后由IO 寻址方式送入CPLD 的。