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| 基于AD7663和CY7C4285V的数据采集系统设计 | |||||
作者：肖峻 郑燕… 文章来源：Internet 点击数： 更新时间：2007-5-18  |
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关键词：数据采集；AD7663；FIFOCY7C4285V；同步 肖峻 郑燕 莫易敏 田劲华 武汉理工大学机电工程学院 引言 随着数字化技术的飞速发展，人们对数据采集系统的要求也越来越高，主要体现在采样精度和采样速度两项指标上。高速高精度数据采集技术是许多智能仪器和工业测控系统中的关键技术，如对大范围声纳信号的采集和存储等。为了实现高速高精度数据采集与存储的同步，解决ADC和控制器之间的速度匹配问题，保证采集数据的完整性，本文给出高速高精度转换器AD7663和FIFO CY7C4285V作数据采集和缓冲的设计方案，该方案可使数据的采集和传输速率进行有效的匹配，从而实现数据的实时采集。 A/D转换器AD7663的应用设计 AD转换是数据采集的核心，它决定着系统数据采集的精度和速度，本设计采用的是AD公司的AD7663模数转换器，这是一款16位、250kSPS、低功耗、逐次逼近型模数转换器(ADC)，采用5V单电源供电，可提供8位或16位并行口和一个串行口。AD7663具有分辨率高，采样速率高，功耗小等优点，在高速高精度的数据采集系统中具有十分广泛的应用。其主要特点如下[2]： ● 是具有16位的采样保持功能的模数转换器； ● 具有250 kHz的采样速率，信噪比可达到90 dB； ● 有多种信号输入范围(0～2.5 V、0～5 V、0～10 V、±2.5 V、±5 V、±10 V)可选； ● 采用5 V的单模拟电源供电； ● 提供有串行接口、并行接口等两种输出接口； ● 采用低功耗设计，典型功耗为75mW。  AD7663的转换过程可分为三个阶段：转换准备阶段、模数转换阶段、转换结果输出阶段，其转换时序如图1所示。具体转换时，首先将CS置低，然后在CNVST端输入脉冲信号，这样，AD7663就可在CNVST的每个脉冲信号的下降沿启动一次转换；转换过程中，BUSY端为高电平；一次转换完成后，BUSY端电平由高到低以指示本次转换完成，并将数据输出在数据总线上。此时，只需将RD置低，系统控制器就可以将数据总线上的数据取走，从而完成一次模数转换。  图2所示为本数据采集系统中数据采集部分的原理图。图中，AD7663的输入信号VIN的范围已经被配置成±5 V，其数据端口采用高速并行接口D0～D16。包括一个基准电压、一个电压跟随器及供电电路等。 在图2中，系统选择了高精度ADR421基准电源来为AD7663提供2.5 V的模拟电压基准，并利用AD8031对基准电压进行跟随处理，以减少电压波动对采样信号的影响。 电压跟随器AD8031用于对输入的信号进行缓冲、隔离，同时提供信号的负载能力。 通过选择对INA、INB、INC和IND的连接方式可以很方便地选择信号输入的范围，本系统选择了±2.5 V的信号输入。 AD7663提供有串行输出和并行输出两种接口方式。为了与数据缓冲部分相适应并提高系统对数据的处理速度，本设计选择并行输出方式。 AD7663采用的是＋5 V的单电源供电；另外，为兼容不同器件的电平标准，系统还提供有＋5 V或＋3.3 V的数字电源。 数据缓存CY7C4285V的工作原理  图3所示是典型的同步FIFO CY7C4285V芯片的内部结构框图。 为了满足系统的实时性，系统各部分之间的接口部分对数据输入和接收传输率的匹配有越来越高的要求，而 FIFO(First In First Out)存储器以其特别的工作方式和使用灵活性，而成为解决这类速度匹配问题的理想途径。 CY7C4285V是一种高速、低功耗、同步先进先出存储器，可应用于高速数据采集、多处理器接口和通信系统中的各种高速数据缓冲等应用领域[3]。 CY7C4285V的主要特点如下： ● 存储量和存储数据宽度为64k×18bit； ● 最高读写速度( CY7C4285V-10)：100 MHz(10 ns 读/写周期)； ● I/O电平与TTL电平兼容，可提供3.3 V的低电平接口； ● 带有数据重发(retransmit)功能； ● 有五种状态标志位：EF、FF、HF、PAF、PAE； ● 有独立的地址指针、读写控制及读写指针； ● 宽度、深度可扩展。 CY7C4285V中的RCLK 和WCLK分别为读、写时钟信号，可以由振荡器产生的固定时钟来驱动，也可以用非周期的脉冲信号来驱动；读写时钟可以同步，也可以不同步。REN和WEN分别为读、写允许控制信号，OE为数据输出允许控制信号，RS为复位输入信号。当该芯片复位时，其RAM的读、写指针同时指向0单元地址，5个标志位分别指RAM单元的空、近空、半满、近满、满状态。每当从RCLK和WCLK输入1个脉冲，相应的读、写指针都前移1次。只要RAM 单元未满(即读、写指针的位置差不超过RAM单元存储量的大小)，WCLK总有效；反之，标志位出现满状态，WCLK则无效。只要RAM 单元没有空(即读、写指针不指向同一RAM单元)，RCLK总有效；反之，标志位出现空状态，RCLK无效。读、写指针在到达RAM最后一个单元后会自动回到起始的第一个单元。XI和XO为存储器扩展输入、输出信号，LD为加载输入信号，用于为近满、近空的大小进行编程。 CY7C4285V的18bit 输入输出端口由单独的时钟和使能信号控制，输入端口由一个连续写时钟(WCLK)和写使能信号(WEN)控制。当写使能信号WEN 有效时，数据在每个时钟周期WCLK 信号的上升沿被连续写入FIFO存储器中。同样，输出端口是由一个连续读时钟(RCLK)和读使能信号(REN)控制，与一个输出使能引脚(OE)共同控制输出信号。CY7C4285V的读、写时序分别如图4、图5所示。   AD7663与FIFOCY7C4285V的连接电路 事实上，当把采集到的数据送入CY7C4285V后，AD7663与CY7C4285V之间的时序连接将成为电路转换的重要问题。图6给出了AD7663与CY7C4285V之间的连接电路，通过分析AD7663的转换时序和CY7C4285V的写操作时序可见，数据在转换过程中，ADC7663的BUSY引脚输出高电平；而数据转换完成后，BUSY引脚变为低电平。由于AD7663的和RD接地，那么转换完的数据将一直挂在16位的总线上，因此，设计过程中将AD7663的BUSY引脚经过一个反相器，并利用此反相器将数据转换完成后产生的下降沿信号反相，从而得到所需的时钟信号，再将其连接到CY7C4285V的WCLK控制端，以使AD7663输出的16位数据同时锁存到CY7C4285V中。这样，AD每转换一次，就产生一个脉冲，并将转换后的数据自动存入CY7C4285V。这样设计可以十分方便地对采样速率进行调整，而不会发生数据阻塞或资源浪费，从而简化了硬件系统，降低了成本，提高了系统的可靠性。  结束语 AD7663和CY7C4285V的结合是一种高速高精度数据采集系统的解决方案，它能满足一些嵌入式系统对高速高精度实时数据采集的设计要求。本设计在用于基于ARM处理器的大范围声纳信号的采集和存储系统时，不仅有效解决了接口处数据传输的输入输出速率匹配问题，同时，保证了所采集数据的完整性，绝对不会发生数据复写、丢失和读入无效数据等情况。本数据采集系统已在实际中得到了很好的应用，实践证明其效果良好。 参考文献 [1] 康华光.电子技术基础模拟部分(第三版) [M] .北京:高等教育出版社，2002. [2] CYPRESS Semiconduction Corporation.CY7C4285V. Copyright 2000. [3] CYPRESS Semiconduction Corporation.Analog device.AD7663. Copyright 2003. |
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