AD9054BST－135是一种低价位135MSPS的8位A／D转换器，其模拟输入电压峰峰值为1V，且内置2．5V参考电压，采用＋5V单电源供电，并可与TTL电平接口，具有单8位或双8位A／D转换结果输出模式，采用TQFP－44脚封装形式，其内部结构如图1所示，各管脚的定义如下：
    AIN：模拟电压输入正端；
    ：模拟电压输入负端；
    ENCODE：时钟输入正端；
　　：时钟输入负端，通常应通过电容耦合接地；
　　：输出数据模式设置引脚。该脚为1时，采用单8位A／D转换结果输出模式。该脚为0时，采用双8位A／D转换结果输出模式；
    DS：数据同步控制引脚，正脉冲输入；
    AD7～DA0：A／D转换输出；
    D B7～DB0：A／D转换输出；
    V REFOUT：＋2．5V参考电压输出；
    V REFIN：参考电压输入；
    DVD：＋5V电源输入端；
    GND：电源地。

    使用时，如将接地，则AD9054工作于双8路数据输出模式。上电后，DA7～DA0及DB7～DB0均以二分之一的ENCODE频率（即120MHz／2）输出A／D转换结果，因此从DA7～DA0及DB7～DB0读取的A／D转换结果，无法知晓DA口与DB口的数据所对应的采样点在时序上的先后。这样，需要加一个数据同步脉冲DS信号，并让DS正脉冲的后沿后的4个时钟周期上的DA口与DB口同步有效，即在DS后沿的第2N＋1与2N＋3个ENCODE上升沿期间输出第K点采样值的转换结果；在DS后沿后第2N＋2与2N＋4个ENCODE上升沿期间输出第K＋1点采样值的转换结果（注：N≥1，K≥0，K＝0对应的采样值为DS下降沿后ENCODE第一次上升沿时刻所对应的采样输入值）。因此，在施加DS信号后就可以得知任一时刻A口数据与B口数据所对应的采样点在时间上的先后顺序，以便读取有用的A／D转换数据。

    2  系统设计原理

　　图2是基于CPLD的高速A／D采集卡的系统设计原理框图。图中，89C51送往EPM7128S的控制信号包括一个A／D启动信号SAD、一个读SRAM信号RRD和一个地址加一控制脉冲ACLK。而EPM7128S送往AD9054的信号为一个DS同步信号，送往89C51的信号为转换结束信号（接INT0）和超前触发地址串行输出信号SADR。

    EPM7128S送往61128－15SRAM的信号包括读信号RD、写信号WE、数据信号DINA0～7和DINB0～7以及地址信号ADR0～16。其中两片SRAM的地址信号共用。为了节省EPM7128S的I／O口线，可将61128－15的片选线接地。

    QA信号为外触发A／D转换控制信号。

　　在本文所介绍的A／D数据采集卡中，负延迟触发存贮深度为2k字节。上电复位后，89C51向EPM7128S发一个A／D启动信号时，EPM7128S也会发一个DS同步脉冲给AD9054，在四个时钟后，EPM7128S输出WE信号有效，同时将AD9054输出的双8位数据信号以60MHz的频率经锁存处理后送往SRAM，每锁存AD9054数据一次（2字节）将地址ADR0～13加1。当地址为3FF时（即1k），清地址计数器以使其为零。此后，地址计数器仍以60MHz的频率加1计数，而锁存器仍以60MHz的频率锁存双8位数据并写入SRAM。当地址为3FF时再一次清零，在外触发信号QA到来之前，CPLD就这样控制着整个电路以使其在2k字节存贮深度内作超前循环采集。当某一时刻的QA信号到来时，CPLD首先将此时的地址信号的前10位ADR0～9锁存，随后将地址计数器置为400H，而后地址计数器仍以60MHz的频率加1计数，而锁存器也以60MHz的频率锁存双8位数据并写入SRAM。当地址计数器为1FFFFH（即128k）时，地址计数器停止计数，锁存器停止锁存数据并对外输出高阻态，CPLD向89C51送出转换结束信号ADEND，并置WE信号无效。